Моделирование, тестирование и диагностика цифровых устройств

: Литература по курсу
[+]
Московский государственный университет путей сообщения
Опубликован: 06.09.2012 | Доступ: свободный | Студентов: 1232 / 168 | Оценка: 5.00 / 5.00 | Длительность: 35:22:00
Темы: САПР, Аппаратное обеспечение
Специальности: Разработчик аппаратуры
Теги: FAN, алгоритмы, анализ, вентиль, генетические алгоритмы, генетический алгоритм, двоичный алфавит, КНФ, комбинационная схема, компоненты, логическое моделирование, моделирование, мутация, поиск, программирование, процедуры, сложность, тестирование, тестовый набор, хеш-функция, элементы
  • 1.
    Mourad S., Zorian Y
    Principles of testing electronic systems
    John Wiley&Sons, 2000. – 420p
  • 2.
    В.Ю.Скобцов, Ю.А.Скобцов
    Логическое моделирование и тестировании цифровых устройств
    Донецк:ИПММ НАНУ, ДонНТУ, 2005.-436с
  • 3.
    Kang S., Lebeltvici Y
    CMOS digital integrated circuits
    Analysis and design, Boston, McGrow-Hill, 1999
  • 4.
    A.Miczo
    Digital logic testing and simulation
    John Wiley&Sons, 2003.-673p
  • 5.
    Барашко А.С., Скобцов Ю.А., Сперанский Д.В
    Моделирование и тести-рование дискретных устройств
    Киев: Наукова думка, 1992. – 288с
  • 6.
    Яблонский С.В
    Введение в дискретную математику
    М.:Наука, 1979
  • 7.
    Abramovici M
    Digital System Testing and Testable Design
    New York: Computer Science Press, 1990. – 652p
  • 8.
    Agrawal V.D, Bushnell M.L.
    Essentials of electronic testing for digital, memory and mixed-signal VLSI circuits
    Kluwer academic publishers, 2001. – 690 p
  • 9.
    Brglez F., Bryan D., Kozminski K
    Combinatorial Problems of Sequential Benchmark Circuits // Proc. IEEE Int. Symp.Circuits and Systems
    Los Alami-tos, Calif.:IEEE Computer Soc. Press., 1989. – P.1929-1934
  • 10.
    Бибило П.Н
    Синтез логических схем с использованием языка VHDL
    М.: СОЛОН-Рб, 2002. – 384 с
  • 11.
    С.С.Бадулин
    Автоматизированное проектирование цифровых устройств
    М.:Радио и связь, 1981. – 240 с
  • 12.
    Hays Y.P
    A systematic approach to multivalued digital simula
    tion
  • 13.
    Akers S.B
    A logic system for fault test generation
  • 14.
    Hayes J.P
    Pseudo-boolean logic circuits
    IEEE Trans. On Comput. – 1986. – C.35, N7. – P.602-612
  • 15.
    П.П.Пархоменко
    Основы технической диагностики
    М.: Энергия, 1976.-464с.
  • 16.
    Вейцман И.Н., Кондратьева О.М
    Тестирование КМОП-схем
    Автоматика и телемеханика. – 1991. – №2. – с.3-34
  • 17.
    Harris I.G
    Fault models and test generation for hardware-software covalidation
    IEEE Design and Test of computers. – 2003. – Vol.20,N.4. – P.40-47
  • 18.
    C.Nordquist, J.Abraham, K.Lee
    Test generation for crosstalk faults effects in VLSI circuits
    IEEE international symposium on circuits and systems, Vol.4,pp.628-631
  • 19.
    Szygenda S.A, Thompson E.W.
    Digital logic simulation in a timed-based, table-driven environment. Part 2. Parallel Fault Simulation
    Computer, IEEE Comp. Society. – 1975. – N3. – P.38-49
  • 20.
    D.O.Florenza, E.B.Eihelberger, E.Lindbloom, J.A.Waicukauski, T.McCartthy
    Fault simulation for structured VLSI
    VLSI Systems Design, Vol.6.-N12,December.-P.20-32
  • 21.
    D.B.Armstrong
    A deductive method of simulation faults in logic circuits
    IEEE transactions,Vol.C-21.-N5.-P.464-471
  • 22.
    Levendell Y.H., Menon P.R
    Comparison of fault simulation methods – treatment of unknown values
    Journal digital system. – 1980. – N4. – P.443-459
  • 23.
    Биргер А.Г
    Многозначное дедуктивное моделирование цифровых устройств
    Автоматика и вычислительная техника. – 1982. – №4. – С.77-82
  • 24.
    E.G.Ulrih, T.G.Baker
    Concurrent simulation of nearly identical digital networks
    Computer,vol.7.-1974.-N4.-P.39-44.
  • 25.
    J.P.Roth, P.R.Schnider, W.G.Bouricios
    Programmed algorithms to compute tests to detect and distinguish between failures in logic circuits
    IEEE Transactions on Electronics Computers, vol.TC-16,N5.-1967.-P.567-580
  • 26.
    M.L.Yu, W.T.Cheng
    Differential fault simulation for sequential circuits
    Journal of electronic testing: theory and applications,vol.1,N1.-1990.-P.7-13.
  • 27.
    J.P.Patel, T.M.Niermann, W.T.Cheng
    PROOFS: a fast, memory-efficient sequential circuit fault simulator
    IEEE transaction on computer aided design.-vol.11,1992.-N.2.-P.198-207
  • 28.
    Lin C.J., Reddy S.M
    On delay fault testing in logic circuits
    IEEE Transactions on Computer-aided design. – 1987. – N5. – P.694-704
  • 29.
    Brazilia Z., Rossen B.K
    Comparison of self-testing procedures
    Proc. Int. Test. Conf. – 1983. – P.89-94
  • 30.
    Fink F., Fushs K, Shulz M.H.
    Parallel pattern fault simulation of path delay faults
    Proc. 26th ACM/IEEE Design Automation Conference. – 1989. – P.357-363
  • 31.
    Убар Р.Р
    Анализ диагностических тестов для комбинационных логи-ческих схем методом обратного прослеживания неисправностей
    Автоматика и телемеханика. – 1977. – №8. – C.168-176
  • 32.
    Abramovici, Menon P.R., Miller T.D
    Critical path tracing – alternative to fault simulation
    Proc. 20-th Design Automation Conference. – 1983. – P.214-220. Lin C.J., Reddy S.M. On delay fault testing in logic circuits // IEEE Transactions on Computer-aided design. – 1987. – N5. – P.694-704
  • 33.
    Agrawal V.D, Jain S.K.
    Statistical fault analysis
    IEEE Des. Test. Vol.2, N1, February 1985.- P.38-44
  • 34.
    Agrawal V.D, Jain S.K.
    STAFAN: an alternative to fault simulation
    Proc. 21-st D.A. Conf.-1984.-P.18-23
  • 35.
    Ibarra O.H., Sahni S.K
    Polynomially complete fault detection problem
    IEEE Trans. On Computers. – 1982. – N3. – P.242-249
  • 36.
    Brgles F., Fujivara H
    A neutral netlist of 10 combinational benchmark circuits and a target translator in Fortran
    Proc. of Int. Symposium of circuits and Systems, ISCAS-85. – 1985. – P.662-695
  • 37.
    ISCAS-89
  • 38.
    Corno F., Sonza Reorda M., Squillero G
    RT-level ITC99 benchmarking and first ATPG results
    IEEE Design&Test, Special issue on benchmarking for Design and Test. – 2000. – July-August. – P.44-53
  • 39.
    Agrawal V.D
    When to use random testing
    IEEE Trans.Comput. – 1978. – C27, N11. – p.1054-1055
  • 40.
    Carpenter R.G, Lindbloom E., Schnurmann H.D.
    The weighted random test-pattern generator
    IEEE Trans.Comput. – 1975. – C24, N7. – P.695-700
  • 41.
    Thomas J.J
    Automated diagnostic programs for digital networks
    Comput. Des. – 1971. – N8. – P.63-67
  • 42.
    Wang D.T
    An algorithm for the test generation of tests sets for combinational logic networks
    IEEE Trans. Comput. – 1975. – N7. – P.742-746
  • 43.
    Levendell Y., Menon P.R
    The *-algorithm – critical traces for functions and CHDL constructs
    Proc. IEEE Int. Test. Conf. – 1983. – P.90-97
  • 44.
    Метц Г, Мэннинг Е., Чжен Г.
    Диагностика отказов цифровых вычислительных систем
    Под ред. И.Б.Михайлова.-М.:Мирб 1972.-232с
  • 45.
    Roth Y.P
    Diagnosis of Automata Failures: a calculus and a method
    IBM J. Res. And Develop. – 1966.– N7. – P.278-291
  • 46.
    Goel P
    An implicit enumeration algorithm to generate tests for combinational logic circuits
    IEEE Trans. On Comput. – 1981. – C-30, N3. – P.215-222
  • 47.
    Fujivara H., Shimono
    On the acceleration of test generartion algorithms
    IEEE Trans. Comput. – 1983. – N12. – P.1137-1144
  • 48.
    A.Miczo
    Digital logic testing and simulation
    AJohn Wiley&Sons Inc.Publication.:2003.-696p
  • 49.
    Muth P
    A nine-valued circuit model for test generation
    IEEE Trans.Comput.-1976.—N6.—P.630—636
  • 50.
    Cheng W.T
    Split circuit model for test generation
    Proc. 25th design automation conf., Anaheim. CA, June 1988.-P.96-101
  • 51.
    Akers S.B
    A logic system for fault test generation
    IEEE Trans. on Comp.-1976.-N6.-P.620-630
  • 52.
    Cox H, Rajski J.
    A method to calculate necessary assignments in algorithmic test pattern generation
    Proc.1990 Int. test conf.-1990.-P.25-34
  • 53.
    Скобцов Ю.А
    Построение тестов для последовательностных цифровых схем в 16-значном алфавите
    Электронное Моделирование,1997, №1 С.50-58
  • 54.
    Larrabee T
    Test pattern generation using Boolean satisfiability
    IEEE Trans.CAD.-January 1992.-P.4-15
  • 55.
    Ахо А., Дж. Ульман, Дж. Хопкрофт
    Построение и анализ вычислительных алгоритмов.
    Мир:1979.- с.536
  • 56.
    B. Aspwal, M.Plass, Tarjan
    A linear-time algorithm for testing the truth of certain quantified Boolean formulas
    Information processing letters. -1979-8.-P/121-123
  • 57.
    D.O.Florenza, E.B.Eihelberger, E.Lindbloom, J.A.Waicukauski, T.McCartthy
    Fault simulation for structured VLSI
    VLSI Systems Design, Vol.6.-N12,December.-P.20-32
  • 58.
    S.B.Akers
    Binary decision diagrams
    IEEE Trans. Computers,vol.27,No.6,July 1978.-P.509-516
  • 59.
    R.E.Bryant
    Graph-based algorithms for boolean functions manipulation
    IEEE Trans. Computers, vol.C-35,No.8, Aug.1986.-P.667-690
  • 60.
    Убар Р
    Генерация тестов цифровых схем с использованием альтернативных графов
    Труды Таллиннского технического университета.-Таллин:№409. 1976.-С.75-81
  • 61.
    R.Ubar
    Test synthesis with alternative graphs
    Design&Test of Computers.-vol.13.-1996.-N1.-P.48-57
  • 62.
    Abadir M.S., Reghbati H.K
    Test generation for LSI:a case study.
    Proc.21st Des.Autom.Conf.-1984.-P.180-195
  • 63.
    Гилл А
    Введение в теорию конечных автоматов.
    М.:Наука, 1966. – 272c
  • 64.
    Hennie F.G
    Fault detection experiments for sequential circuits
    Proc. 5-th Annual Symp. “Switching theory and logic design”. – 1964. – P.95-110
  • 65.
    Hsieh E.P
    Checking experiments for sequential machines
    IEEE Transactions on Computers. – 1971. – C-20. – P.1152-1166
  • 66.
    Goel P
    An implicit enumeration algorithm to generate tests for combinational logic circuits
    IEEE Trans. On Comput. – 1981. – C-30, N3. – P.215-222.
  • 67.
    Fujivara H., Shimono
    On the acceleration of test generartion algorithms
    IEEE Trans. Comput. – 1983. – N12. – P.1137-1144
  • 68.
    Putzolu G. R., Roth J. P
    A heuristic algorithm for testing of asynchronous circuits
    IEEE Trans. on Comp. – 1971. – N6. – P.639-647
  • 69.
    Anwarudlin M., Kovijanic P.G. et all, Razdan R.
    An interactive sequential test generation systems
    Proc.1989 Int. test Conf. – 1989. – P.38-46
  • 70.
    Kelsey T.P., Saluja К.К
    Fast test generation for sequential circuits
    IEEE Trans, on Comp. – 1989. – N3. – P.354-357
  • 71.
    Maci E., Meo A.R
    Techniques to increase sequential ATPG performance
    Proc. IEEE VLSI test sympos. – 1992. – P.257-262
  • 72.
    Breuer M.A., Friedman. A.D
    Diagnosis and reliable design of digital systems.
    Comput. Sci. Press. – 1976. – 308p
  • 73.
    Скобцов, Ю.А
    Аналитический метод построения различающих последовательностей для дискретных устройств / Ю.А.Скобцов, Д.В.Сперанский
    Автоматики и телемеханика. –1980. – №1. – С.122-130
  • 74.
    Скобцов, Ю.А
    Структурно-аналитический подход в задачах диагностики синхронных последовательностных схем
    Электронное моделирование. – 1980. – №4. – С.32-38
  • 75.
    I, Pomeranz
    The multiple observation time strategy
    IEEE Transactions on Computers. – 1992. – Vol. 41. – N 5. – P.627-637
  • 76.
    Becker B.M
    Hybrid fault simulation for synchronous sequential circuits
    Journal of electronics: Theory and applications. – 1999. – N15. – P.219-238.
  • 77.
    Bryant, R
    Graph–based algorithms for Boolean functions manipulation
    IEEE Transactions on Computers. -1986.-P.677-691
  • 78.
    Скобцов Ю.А
    Основы эволюционных вычислений: учебное пособие
    Донецк: ДонНТУ, 2008. – 326 с
  • 79.
    M.J. O’Dare, T.Arslan
    Hierarchical test pattern generation using a genetic algorithm with a dynamic global reference table
    First IEE/IEEE international Conference on – Genetic Algorithms in Engineering Systems: Innovations and Applications.-No.414,12-14 September 1995.-pp.517-523
  • 80.
    Holm J.G., Patel J.H, Rudnick E.M., Saab D.G.
    Application of Simple Genetic Algorithm to Sequential Circuit Test Generation
    Proc. European Design & Test Conf. – 1994. – P.40-45
  • 81.
    Prinetto P., Rebaudengo M., Sonza R.M
    An Automatic Test Pattern Generator for Large Sequential Circuits based on Genetic Algorithms
    Proc. Int. Test Conf. – 1994. – P.240­249
  • 82.
    D.G. Saab, J. Abraham, Y.G. Saab
    CRIS: A Test Cultivation Program for Sequential VLSI Circuits
    In Proc. Int. Conf. on Computer Aided Design. – 1992. – P.216-219
  • 83.
    Hsiao M.S., Patel J.H, Rudnick E.M.
    Automatic test generation using genetically-engineered distinguishing sequences
    In Proc. IEEE Test Symp. – 1996. – P.216-223
  • 84.
    Казьмина С.К
    Компактное тестирование
    Автоматика и телемеханика. - 1982.-№2.- с.173-189
  • 85.
    Ярмолик В.Н
    Контроль и диагностика цифровых узлов ЭВМ.
    Минск: Наука и техника, 1988.-240 с
  • 86.
    Fujivara H., Kinoshita K
    Testing logic circuits with compressed data
    Digest of papers FTCS-8.-1978.-p.p. 108-113
  • 87.
    Parcer P.K
    Compact testing : Testing with compressed data
    Digest of papers FTCS-6.-1976.-p.p.93-98
  • 88.
    Hayes J.P
    Check-sum test method
    Pittsburg, PA, USA, 1976.-p.p.114-119
  • 89.
    Hayes J.P
    Transition count testing of combinational logic circuits
    IEEE Trans. Comput.-1976.-№ 6.-p.p.613-620
  • 90.
    Savir J
    Sindrome – testable design of combinational circuits
    Digest of papers FTCS-9.-1979.-p.p.137-140
  • 91.
    Savir J
    Sindrome – testable design of combinational circuits
    IEEE Trans. Comput.-1979.-№ 6.-p.p.442-451
  • 92.
    Karpovskiy M.A, Reddy S.M., Saluja K.K.
    Data compression technique for Built-in-Self Test
    Digest of papers FTCS-15.-1985.-p.p.243-248
  • 93.
    Reddy S.M
    A note on testing logic circuits by transition counting
    IEEE Trans. Comput.-1977.- Vol.26.-№3.-p.p.313-314
  • 94.
    Barzilai Z., Marcovsky G., Savir J., Smith M.G
    The weighted syndrome sums approach to VLSI testing
    IEEE Trans. Comput.,-1981.-Vol.-30.-№2.-p.p.996-1000
  • 95.
    Marcovsky G
    Syndrome-testable can be achived by circuit modification
    IEEE Trans. Comput.-1981.-Vol.-30.-№8.-p.p.604-606
  • 96.
    Berger I., Tzidon A., Yoeli M
    A practical approach to fault detection in combi-national networks
    IEEE Trans. Comput.-1972.- Vol.-27.-№10.-p.p. 968-971
  • 97.
    Гилл А
    Линейные последовательностные машины.
    М.: Наука, 1974.-274
  • 98.
    Богомолов А.М., Сперанский Д.В
    Аналитические методы в задачах контроля и анализа дискретных устройств.
    Саратов: Изд-во Сарат. ун-та, 1986
  • 99.
    Arslan B., Orailoglu A
    Fault dictionary size reduction through test response superposition
    Proceed. of 2002 IEEE Intern. Conf. on Computer Design: VLSI in Computer.- Freiburg, Germany, 2002.-P.p. 480-485
  • 100.
    Boppana V., Fuchs W.K
    Fault dictionary compaction by output sequense removal
    Proceed. of ACM Intern. Conf. on Computer- Aided Design.-San Jose, CA, USA: 1994..-P.p.576-579
  • 101.
    Boppana V., Fuchs W.K, Hartanto I.
    Full fault dictionary storage based on labeled tree encoding
    Proceed. of 14-th VLSI Test Symposium.-Princeton, NJ, USA :1996.-P.p.174-179
  • 102.
    Chess B., Larabee T
    Creating small fault dictionaries
    IEEE Trans. on Computer- Aided Design of Integrated Circuits and Systems.- 1999.-Vol. 18, №3.-P.p.346-356
  • 103.
    Pomeranz I., Reddy S.M
    On the generation of small dictionaries for fault location
    Proceed. of ACM Intern. Conf. on Computer- Aided Design.-Santa Clara, CA, USA: 1992.-P.p.272 - 279
  • 104.
    Keating P, Ratford V.
    Integrated guided probe and fault dictionary
    Proceed. of 1986 Intern. Test Conf.- Washington, DC, USA: 1986.- P. p.304-311
  • 105.
    Bowden K, Richman J.
    The modern fault dictionary
    Proceed. of 1985 Intern. Test Conf. - Philadelphia, PA,USA: 1985.- P.p.696- 702
  • 106.
    Fuchs W.K, Rawat Sh., Ryan P.G.
    Two- stage fault location
    Proceed. of 1991 Intern. Test Conf. – Nashville, TN: 1991.- P.p. 963-968
  • 107.
    Вознесенский С.С
    Трудоемкость поиска неисправностей как критерий качества при сокращении объема диагностической информации
    Электронное моделирование.- 1980.- № 4- с. 83-86
  • 108.
    Малышенко Ю.В., Раздобреев А.Х
    Метод сокращения диагностической инфрмации
    Автоматика и телемеханика.-1977.-№4.- с.160-164.
  • 109.
    Миронов С.В
    Об одном алгортиме поиска маски диагностической информации
    Известия Сарат.ун-та. Новая серия. Серия Математика. Механика. Информатика.-2008.-Т.8.-№8.-с.77-84
  • 110.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
    Автоматика и телемеханика.- 2008.- № 7- с. 77-84
  • 111.
    Сперанский Д.В
    Об одном подходе к решению задач сокращения диагностической информации
    Автоматика и телемеханика.-1984.-№3.- с.151-160
  • 112.
    Чипулис В.П
    Методы минимизации разрешающей способности и диагностической информации
    Автоматика и телемеханика.- 1975.-№3.- с.133-141
  • 113.
    Сперанский Д.В., Шатохина Н.К
    Улучшение точности диагностирования дискретных устройств при использовании ограниченного числа дополнительных выходов
    Электронное моделирование.- 1982.- №1.- с.64-68
  • 114.
    Чипулис В.П
    Методы предварительной обработки и формы задания диагностической информации для поиска неисправностей дискретных устройств
    Автоматика и телемеханика.-№4.- с.165-175
  • 115.
    Шаршунов С.Г
    Особенности диагноза технического состояния многовыходных объектов с использованием таблиц неисправностей
    Автоматика и телемеханика.- 1973.-№2.-с.161-168
  • 116.
    Tullos R.E
    Fault dictionary compression: recognized when a fault may unambiguosly represented by a single failure detection
    Proceed. of 1980 Intern. Test Conf.-Philadelphia,PA,USA: 1980.-P.p.368-370
  • 117.
    Chess B., Larabee T
    Creating small fault dictionaries
    IEEE Trans. on Comput.-Aided Design of Integrated Circuits and Systems.-1999.-Vol. 18, №3.-P.p. 346-356
  • 118.
    Larabee T, Lavo D.
    Making cause-effect cost effective: low-resolution fault dictionaries
    Proceed. of 2001 IEEE Intern. Test Conf. – Washington, DC,USA: IEEE Computer Society, 2001.-P.p. 278-286
  • 119.
    Pomeranz I., Reddy S
    On the generation of small dictionary for fault location
    Proceed. of IEEE/ACM Itern. Conf. on Comput.-Aided Design.-Santa Clara, CA, USA: P.p.279-279
  • 120.
    Boppana V
    Fault dictionary compaction by output sequence removalased on labeled tree encoding
    Proceed. of IEEE/ACM Itern. Conf. on Comput.-Aided Design.-San Jose, CA, USA: 1994.-P.p.576-579
  • 121.
    Чипулис В.П
    Использование диагностической информации при контроле и поиске неисправностей дискретных устройств с учетом возможной неопределенности значений сигналов
    Автоматика и телемеханика,1975.-№8.-с. 150-157
  • 122.
    Чипулис В.П
    Методы предварительной обработки и формы задания диагностической информации для поиска неисправностей дискретных устройств
    Автоматика и телемеханика.-1971.-№4.-С. 165-175
  • 123.
    Сперанский Д.В., Шатохина Н.К
    Приближенные методы решения задач оптимизации глубины диагностирования дискретных устройств.
    Таганрог: Изд-во ТРТИ, 1980.-С.70-72
  • 124.
    Сперанский Д.В
    Об одном подходе к решению задач сокращения диагностической информации
    Автоматика и телемеханика.-1984.-№3.-С. 151-160
  • 125.
    Сперанский Д.В., Шатохина Н.К
    Методы решения задач оптимизации диагностической информации
    Теоретические проблемы кибернетики.-Саратов: Изд-во Саратовского ун-та, 1986.-С.129-132
  • 126.
    Blicke T., Thiele L
    A comparison of selection schemes used in genetic algorithms: Tech. Rep.11.-Zurich.
    Swiss Federal Institute of Technology, December 1995
  • 127.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
    Автоматика и телемеханика.-2008.-№7.-С. 146-156
  • 128.
    Fuchs W.K., Pomeranz I, Ryan P.G.
    Fault dictionary and equivalence class computation for sequential circuits
    Proceed. of 1993 Itern. Conf.-Washington, DC, USA : 1993-P.p.508-511
  • 129.
    Brayan D., Brgles F., Kazminski K
    Combinational profiles of sequential benchmark circuits
    Proceed. of 1989 Intern. Symposium on Sequential Circuits
  • 130.
    Niermann T.M., Patel J.H
    HITEC: A Test Generation Package for Sequential Circuits
    Proceed. of European Design Automation Conference (EDAC).-1991.-P.p.214-218
  • 131.
    Brgles F., Fujivara H
    A neutral netlist of 10 combinational benchmark circuits and a target translator in Fotran
    Proceed. of 1985 Intern. Symposium on Circuits of Systems .-Kyoto, Japan: June1985
  • 132.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
    Автоматика и телемеханика.-2008.-№7.-С. 146-156
  • 133.
    Quinlan J.R
    C 4.5: programs for mashine learning
    San Francisco,USA : Morgan Kaufmann Publisher,1993
  • 134.
    Миронов С.В., Сперанский Д.В
    Деревья решений в задачах сокращения диагностической информации
    Радiоэлектроннi i компьютернi системи.-2007.-№7.-С.147-152
  • 135.
    Mironov S.V., Speranskiy D.V
    One approach to fault dictionary size reduction
    Proceed. of 2008 6th East-West Design & Test Intern. Symposium (EWDTS-08)
  • 136.
    Chvatal V
    A greedy heuristic for the set-covering problem
    Mathematics of operations research.-1979.-Vol.4,№3.-P.p. 233-235
  • 137.
    Миронов С.В., Попов В.Н
    Об одном алгоритме поиска масок для сокращения диагностической информаци
    Компьютерные науки и информационные технологии: Материалы Междунар. науч. конф.-Саратов: Изд-во Сарат. ун-та, 2009.-с.139-143
  • 138.
    Arslan B., Orailoglu A
    Fault dictionary size reduction through test response superposition
    Proceed. Of 2002 IEEE Intern. Conference on Computer Design: VLSI in Computers (ICCD-02).-Freiburg, Germany: 2002.-P.p. 480 – 485
  • 139.
    Гольдштейн В.В., Миронов С.В
    Хеш-функция для сокращения диагностической информации
    Известия Саратовского университета Новая серия. Серия Математика.Механика. Информатика.-2007.Т.7, №2.-с.76-81
  • 140.
    David R
    Signature analysis of multi-output circuits
    Digest of Papers 14th Annual Intern. Symposium Fault-Tolerant Computing.-1984.-P.p. 366-371
  • 141.
    Hassan S.Z., Lu D.J., McCluskey E.J
    Parallel signature analysers – detection capability and extensions
    Proceed. of 1983 IEEE Computer SocietyIntern. Conf.COMPON.-San Francisco, CA, USA: 1983.-P.p. 440-445

Вопросы и ответы

вопросов: 1
Дмитрий Медведевских
Дмитрий Медведевских

Добрый день  можно поинтересоваться где брать литературу предложенную в курсе ?Большинство книг я не могу найти  в известных источниках

ответить