Московский государственный университет путей сообщения
Опубликован: 06.09.2012 | Доступ: свободный | Студентов: 978 / 56 | Оценка: 5.00 / 5.00 | Длительность: 35:22:00
Специальности: Разработчик аппаратуры
  • 1.
    Mourad S., Zorian Y
    Principles of testing electronic systems
  • 2.
    В.Ю.Скобцов, Ю.А.Скобцов
    Логическое моделирование и тестировании цифровых устройств
  • 3.
    Kang S., Lebeltvici Y
    CMOS digital integrated circuits
  • 4.
    A.Miczo
    Digital logic testing and simulation
  • 5.
    Барашко А.С., Скобцов Ю.А., Сперанский Д.В
    Моделирование и тести-рование дискретных устройств
  • 6.
    Яблонский С.В
    Введение в дискретную математику
  • 7.
    Abramovici M
    Digital System Testing and Testable Design
  • 8.
    Agrawal V.D, Bushnell M.L.
    Essentials of electronic testing for digital, memory and mixed-signal VLSI circuits
  • 9.
    Brglez F., Bryan D., Kozminski K
    Combinatorial Problems of Sequential Benchmark Circuits // Proc. IEEE Int. Symp.Circuits and Systems
  • 10.
    Бибило П.Н
    Синтез логических схем с использованием языка VHDL
  • 11.
    С.С.Бадулин
    Автоматизированное проектирование цифровых устройств
  • 14.
    Hayes J.P
    Pseudo-boolean logic circuits
  • 15.
    П.П.Пархоменко
    Основы технической диагностики
  • 16.
    Вейцман И.Н., Кондратьева О.М
    Тестирование КМОП-схем
  • 17.
    Harris I.G
    Fault models and test generation for hardware-software covalidation
  • 18.
    C.Nordquist, J.Abraham, K.Lee
    Test generation for crosstalk faults effects in VLSI circuits
  • 19.
    Szygenda S.A, Thompson E.W.
    Digital logic simulation in a timed-based, table-driven environment. Part 2. Parallel Fault Simulation
  • 20.
    D.O.Florenza, E.B.Eihelberger, E.Lindbloom, J.A.Waicukauski, T.McCartthy
    Fault simulation for structured VLSI
  • 21.
    D.B.Armstrong
    A deductive method of simulation faults in logic circuits
  • 22.
    Levendell Y.H., Menon P.R
    Comparison of fault simulation methods – treatment of unknown values
  • 23.
    Биргер А.Г
    Многозначное дедуктивное моделирование цифровых устройств
  • 24.
    E.G.Ulrih, T.G.Baker
    Concurrent simulation of nearly identical digital networks
  • 25.
    J.P.Roth, P.R.Schnider, W.G.Bouricios
    Programmed algorithms to compute tests to detect and distinguish between failures in logic circuits
  • 26.
    M.L.Yu, W.T.Cheng
    Differential fault simulation for sequential circuits
  • 27.
    J.P.Patel, T.M.Niermann, W.T.Cheng
    PROOFS: a fast, memory-efficient sequential circuit fault simulator
  • 28.
    Lin C.J., Reddy S.M
    On delay fault testing in logic circuits
  • 29.
    Brazilia Z., Rossen B.K
    Comparison of self-testing procedures
  • 30.
    Fink F., Fushs K, Shulz M.H.
    Parallel pattern fault simulation of path delay faults
  • 31.
    Убар Р.Р
    Анализ диагностических тестов для комбинационных логи-ческих схем методом обратного прослеживания неисправностей
  • 32.
    Abramovici, Menon P.R., Miller T.D
    Critical path tracing – alternative to fault simulation
  • 33.
    Agrawal V.D, Jain S.K.
    Statistical fault analysis
  • 34.
    Agrawal V.D, Jain S.K.
    STAFAN: an alternative to fault simulation
  • 35.
    Ibarra O.H., Sahni S.K
    Polynomially complete fault detection problem
  • 36.
    Brgles F., Fujivara H
    A neutral netlist of 10 combinational benchmark circuits and a target translator in Fortran
  • 37.
    ISCAS-89
  • 38.
    Corno F., Sonza Reorda M., Squillero G
    RT-level ITC99 benchmarking and first ATPG results
  • 39.
    Agrawal V.D
    When to use random testing
  • 40.
    Carpenter R.G, Lindbloom E., Schnurmann H.D.
    The weighted random test-pattern generator
  • 41.
    Thomas J.J
    Automated diagnostic programs for digital networks
  • 42.
    Wang D.T
    An algorithm for the test generation of tests sets for combinational logic networks
  • 43.
    Levendell Y., Menon P.R
    The *-algorithm – critical traces for functions and CHDL constructs
  • 44.
    Метц Г, Мэннинг Е., Чжен Г.
    Диагностика отказов цифровых вычислительных систем
  • 45.
    Roth Y.P
    Diagnosis of Automata Failures: a calculus and a method
  • 46.
    Goel P
    An implicit enumeration algorithm to generate tests for combinational logic circuits
  • 47.
    Fujivara H., Shimono
    On the acceleration of test generartion algorithms
  • 48.
    A.Miczo
    Digital logic testing and simulation
  • 49.
    Muth P
    A nine-valued circuit model for test generation
  • 50.
    Cheng W.T
    Split circuit model for test generation
  • 51.
    Akers S.B
    A logic system for fault test generation
  • 52.
    Cox H, Rajski J.
    A method to calculate necessary assignments in algorithmic test pattern generation
  • 53.
    Скобцов Ю.А
    Построение тестов для последовательностных цифровых схем в 16-значном алфавите
  • 54.
    Larrabee T
    Test pattern generation using Boolean satisfiability
  • 55.
    Ахо А., Дж. Ульман, Дж. Хопкрофт
    Построение и анализ вычислительных алгоритмов.
  • 56.
    B. Aspwal, M.Plass, Tarjan
    A linear-time algorithm for testing the truth of certain quantified Boolean formulas
  • 57.
    D.O.Florenza, E.B.Eihelberger, E.Lindbloom, J.A.Waicukauski, T.McCartthy
    Fault simulation for structured VLSI
  • 58.
    S.B.Akers
    Binary decision diagrams
  • 59.
    R.E.Bryant
    Graph-based algorithms for boolean functions manipulation
  • 60.
    Убар Р
    Генерация тестов цифровых схем с использованием альтернативных графов
  • 61.
    R.Ubar
    Test synthesis with alternative graphs
  • 62.
    Abadir M.S., Reghbati H.K
    Test generation for LSI:a case study.
  • 63.
    Гилл А
    Введение в теорию конечных автоматов.
  • 64.
    Hennie F.G
    Fault detection experiments for sequential circuits
  • 65.
    Hsieh E.P
    Checking experiments for sequential machines
  • 66.
    Goel P
    An implicit enumeration algorithm to generate tests for combinational logic circuits
  • 67.
    Fujivara H., Shimono
    On the acceleration of test generartion algorithms
  • 68.
    Putzolu G. R., Roth J. P
    A heuristic algorithm for testing of asynchronous circuits
  • 69.
    Anwarudlin M., Kovijanic P.G. et all, Razdan R.
    An interactive sequential test generation systems
  • 70.
    Kelsey T.P., Saluja К.К
    Fast test generation for sequential circuits
  • 71.
    Maci E., Meo A.R
    Techniques to increase sequential ATPG performance
  • 72.
    Breuer M.A., Friedman. A.D
    Diagnosis and reliable design of digital systems.
  • 73.
    Скобцов, Ю.А
    Аналитический метод построения различающих последовательностей для дискретных устройств / Ю.А.Скобцов, Д.В.Сперанский
  • 74.
    Скобцов, Ю.А
    Структурно-аналитический подход в задачах диагностики синхронных последовательностных схем
  • 75.
    I, Pomeranz
    The multiple observation time strategy
  • 76.
    Becker B.M
    Hybrid fault simulation for synchronous sequential circuits
  • 77.
    Bryant, R
    Graph–based algorithms for Boolean functions manipulation
  • 78.
    Скобцов Ю.А
    Основы эволюционных вычислений: учебное пособие
  • 79.
    M.J. O’Dare, T.Arslan
    Hierarchical test pattern generation using a genetic algorithm with a dynamic global reference table
  • 80.
    Holm J.G., Patel J.H, Rudnick E.M., Saab D.G.
    Application of Simple Genetic Algorithm to Sequential Circuit Test Generation
  • 81.
    Prinetto P., Rebaudengo M., Sonza R.M
    An Automatic Test Pattern Generator for Large Sequential Circuits based on Genetic Algorithms
  • 82.
    D.G. Saab, J. Abraham, Y.G. Saab
    CRIS: A Test Cultivation Program for Sequential VLSI Circuits
  • 83.
    Hsiao M.S., Patel J.H, Rudnick E.M.
    Automatic test generation using genetically-engineered distinguishing sequences
  • 84.
    Казьмина С.К
    Компактное тестирование
  • 85.
    Ярмолик В.Н
    Контроль и диагностика цифровых узлов ЭВМ.
  • 86.
    Fujivara H., Kinoshita K
    Testing logic circuits with compressed data
  • 87.
    Parcer P.K
    Compact testing : Testing with compressed data
  • 88.
    Hayes J.P
    Check-sum test method
  • 89.
    Hayes J.P
    Transition count testing of combinational logic circuits
  • 90.
    Savir J
    Sindrome – testable design of combinational circuits
  • 91.
    Savir J
    Sindrome – testable design of combinational circuits
  • 92.
    Karpovskiy M.A, Reddy S.M., Saluja K.K.
    Data compression technique for Built-in-Self Test
  • 93.
    Reddy S.M
    A note on testing logic circuits by transition counting
  • 94.
    Barzilai Z., Marcovsky G., Savir J., Smith M.G
    The weighted syndrome sums approach to VLSI testing
  • 95.
    Marcovsky G
    Syndrome-testable can be achived by circuit modification
  • 96.
    Berger I., Tzidon A., Yoeli M
    A practical approach to fault detection in combi-national networks
  • 97.
    Гилл А
    Линейные последовательностные машины.
  • 98.
    Богомолов А.М., Сперанский Д.В
    Аналитические методы в задачах контроля и анализа дискретных устройств.
  • 99.
    Arslan B., Orailoglu A
    Fault dictionary size reduction through test response superposition
  • 100.
    Boppana V., Fuchs W.K
    Fault dictionary compaction by output sequense removal
  • 101.
    Boppana V., Fuchs W.K, Hartanto I.
    Full fault dictionary storage based on labeled tree encoding
  • 102.
    Chess B., Larabee T
    Creating small fault dictionaries
  • 103.
    Pomeranz I., Reddy S.M
    On the generation of small dictionaries for fault location
  • 104.
    Keating P, Ratford V.
    Integrated guided probe and fault dictionary
  • 105.
    Bowden K, Richman J.
    The modern fault dictionary
  • 106.
    Fuchs W.K, Rawat Sh., Ryan P.G.
    Two- stage fault location
  • 107.
    Вознесенский С.С
    Трудоемкость поиска неисправностей как критерий качества при сокращении объема диагностической информации
  • 108.
    Малышенко Ю.В., Раздобреев А.Х
    Метод сокращения диагностической инфрмации
  • 109.
    Миронов С.В
    Об одном алгортиме поиска маски диагностической информации
  • 110.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
  • 111.
    Сперанский Д.В
    Об одном подходе к решению задач сокращения диагностической информации
  • 112.
    Чипулис В.П
    Методы минимизации разрешающей способности и диагностической информации
  • 113.
    Сперанский Д.В., Шатохина Н.К
    Улучшение точности диагностирования дискретных устройств при использовании ограниченного числа дополнительных выходов
  • 114.
    Чипулис В.П
    Методы предварительной обработки и формы задания диагностической информации для поиска неисправностей дискретных устройств
  • 115.
    Шаршунов С.Г
    Особенности диагноза технического состояния многовыходных объектов с использованием таблиц неисправностей
  • 116.
    Tullos R.E
    Fault dictionary compression: recognized when a fault may unambiguosly represented by a single failure detection
  • 117.
    Chess B., Larabee T
    Creating small fault dictionaries
  • 118.
    Larabee T, Lavo D.
    Making cause-effect cost effective: low-resolution fault dictionaries
  • 119.
    Pomeranz I., Reddy S
    On the generation of small dictionary for fault location
  • 120.
    Boppana V
    Fault dictionary compaction by output sequence removalased on labeled tree encoding
  • 121.
    Чипулис В.П
    Использование диагностической информации при контроле и поиске неисправностей дискретных устройств с учетом возможной неопределенности значений сигналов
  • 122.
    Чипулис В.П
    Методы предварительной обработки и формы задания диагностической информации для поиска неисправностей дискретных устройств
  • 123.
    Сперанский Д.В., Шатохина Н.К
    Приближенные методы решения задач оптимизации глубины диагностирования дискретных устройств.
  • 124.
    Сперанский Д.В
    Об одном подходе к решению задач сокращения диагностической информации
  • 125.
    Сперанский Д.В., Шатохина Н.К
    Методы решения задач оптимизации диагностической информации
  • 126.
    Blicke T., Thiele L
    A comparison of selection schemes used in genetic algorithms: Tech. Rep.11.-Zurich.
  • 127.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
  • 128.
    Fuchs W.K., Pomeranz I, Ryan P.G.
    Fault dictionary and equivalence class computation for sequential circuits
  • 129.
    Brayan D., Brgles F., Kazminski K
  • 130.
    Niermann T.M., Patel J.H
    HITEC: A Test Generation Package for Sequential Circuits
  • 131.
    Brgles F., Fujivara H
    A neutral netlist of 10 combinational benchmark circuits and a target translator in Fotran
  • 132.
    Миронов С.В., Сперанский Д.В
    Генетические алгоритмы для сокращения диагностической информации
  • 133.
    Quinlan J.R
    C 4.5: programs for mashine learning
  • 134.
    Миронов С.В., Сперанский Д.В
    Деревья решений в задачах сокращения диагностической информации
  • 135.
    Mironov S.V., Speranskiy D.V
  • 136.
    Chvatal V
    A greedy heuristic for the set-covering problem
  • 137.
    Миронов С.В., Попов В.Н
    Об одном алгоритме поиска масок для сокращения диагностической информаци
  • 138.
    Arslan B., Orailoglu A
    Fault dictionary size reduction through test response superposition
  • 139.
    Гольдштейн В.В., Миронов С.В
    Хеш-функция для сокращения диагностической информации
  • 140.
    David R
    Signature analysis of multi-output circuits
  • 141.
    Hassan S.Z., Lu D.J., McCluskey E.J
    Parallel signature analysers – detection capability and extensions
Дмитрий Медведевских
Дмитрий Медведевских

Добрый день  можно поинтересоваться где брать литературу предложенную в курсе ?Большинство книг я не могу найти  в известных источниках

Дмитрий Кифель
Дмитрий Кифель
Казахстан, Темиртау
Ирина Лысенко
Ирина Лысенко
Россия, Ленинград, ЛПИ, 1985