Опубликован: 16.01.2014 | Уровень: для всех | Доступ: платный
Лекция 6:

Наноэлектронные устройства памяти на кремниевых КМДП транзисторах

< Лекция 5 || Лекция 6: 123456 || Лекция 7 >
Аннотация: Цель лекции: Объяснить принципы построения и функционирования основных вариантов наноэлектронных устройств КМДП оперативной и энергонезависимой памяти на кремнии. Ознакомить с достижениями в этой области. Показать возможность и перспективность применения матриц энергонезависимой памяти в программируемых логических интегральных схемах (ПЛИС).

Введение

С использованием наноэлектронной кремниевой КМДП технологии строят не только сложные логические схемы, процессоры и высококлассные цветные фоточувствительные матрицы, описанные в предыдущей лекции, но и разнообразные интегральные устройства памяти. Принципы построения основных вариантов такой памяти мы и рассмотрим в данной лекции.

"Статическая" оперативная память с произвольным доступом

Сам по себе МДП транзистор не имеет памяти. Поэтому "чистую" память на КМДП транзисторах (т.е. без использования дополнительных элементов) можно построить лишь на триггерах, каждый из которых состоит из двух КМДП инверторов, описанных в п. 5.2.1. Принципиальная электрическая схема одной ячейки такой памяти показана на рис. 6.1. Выход первого инвертора, состоящего из p-канального транзистора T_p1 и n-канального транзистора T_n1, присоединен ко входу второго инвертора, состоящего из транзисторов T_p2 и T_n2. А выход второго инвертора присоединен ко входу первого. Благодаря такой перекрестной обратной связи и получается бистабильная схема триггера.

Когда на затворах транзисторов первого инвертора потенциал низкий, транзистор T_p1 открыт, транзистор T_n1 закрыт, и на выходе этого инвертора устанавливается высокий потенциал, близкий к потенциалу источника питания U_{\text{П}}. Поскольку этот выход электрически соединен с затворами транзисторов второго инвертора, то транзистор T_n2 открыт, а транзистор T_p2 закрыт. На выходе второго инвертора устанавливается низкий потенциал, который и поддерживает первое стабильное состояние триггера.

Принципиальная электрическая схема ячейки памяти (ЯП) "статического" ОЗУ на триггере из КМДП транзисторов и подключения ее к адресной и разрядным шинам

Рис. 6.1. Принципиальная электрическая схема ячейки памяти (ЯП) "статического" ОЗУ на триггере из КМДП транзисторов и подключения ее к адресной и разрядным шинам

Когда на затворах первого инвертора потенциал высокий, транзистор T_p1 закрыт, транзистор T_n1 открыт, и на выходе этого инвертора устанавливается низкий потенциал, близкий к потенциалу "земли". Поэтому транзистор T_n2 закрыт, а транзистор T_p2 открыт. На выходе второго инвертора устанавливается высокий потенциал, который и поддерживает альтернативное стабильное состояние триггера. Триггер – это классический бистабильный элемент, который сохраняет 1 бит информации.

Для того, чтобы каждый триггер, из которых состоит память, имел индивидуальный адресный доступ, в состав ячейки вводят также 2 ключевых МДП транзистора – Т5 и Т6.

Ячейки памяти (ЯП) располагают в виде матрицы ( рис. 6.2). На одном из уровней межсоединений формируют систему горизонтальных, на другом – систему вертикальных металлических шин. Горизонтальные шины – адресные. Возле каждой из них на рис. 6.2 указан соответствующий двоичный адрес. В каждом такте считывания или записи высокий потенциал подают от дешифратора лишь на одну из них, соответствующую заданному коду адреса (Адр). Все другие находятся под потенциалом "земли". Поэтому лишь в выбранной строке матрицы ключевые транзисторы (Т5 и Т6 на рис. 6.1) открываются. Во всех других строках они закрыты. Вертикальные шины называют "разрядными". Каждый разряд представлен двумя шинами (A_i и \overline{A_i}).

При считывании потенциалы на этих шинах определяются состоянием соответствующего триггера в выбранной строке, так как во всех других строках ключевые транзисторы (Т5 и Т6) закрыты.

Структурная схема узла "статического" оперативного запоминающего устройства с произвольным доступом (ОЗУ) на КМДП транзисторах

Рис. 6.2. Структурная схема узла "статического" оперативного запоминающего устройства с произвольным доступом (ОЗУ) на КМДП транзисторах

Например, если в триггере сохраняется логический "0", то A_i = 0 (потенциал низкий), \overline{A_i} = 1 (потенциал высокий); если же сохраняется логическая "1", то A_i = 1, \overline{A_i} = 0. В режиме считывания на шину Сч подают положительный импульс напряжения. Это напряжение, приложенное к затворам ключевых транзисторов считывания КТСЧ, открывает их. Из разрядных шин потенциалы передаются в выходной регистр данных. Параллельно (т.е. одновременно) может считываться содержимое всех N разрядов матрицы памяти.

Для записи новых данных во входной регистр данных заносят двоичное число, которое должно быть записано по указанному адресу, и через шину записи (Зп) подают на затворы ключевых транзисторов записи КТЗП положительный импульс напряжения. Эти транзисторы открываются и присоединяют разрядные шины матрицы памяти к выходам входного регистра данных. Электрические потенциалы, которые действуют на этих выходах, принудительно переключают триггеры выбранной строки в соответствующее состояние, которое запоминается и сохраняется после окончания импульса записи. На триггеры других строк эти потенциалы не влияют, так как ключевые транзисторы (Т5 и Т6) в тех строках закрыты.

В режиме хранения ключевые транзисторы КТСЧ и КТЗП закрыты, на всех выходах дешифратора действует низкий потенциал, из-за чего во всех строках матрицы памяти ключевые транзисторы (Т5 и Т6 на рис. 6.1) также закрыты. Все ячейки памяти (ЯП) находятся в статическом режиме и практически не расходуют электроэнергию. Заметное потребление электрического тока и выделение тепла имеют место лишь во время перезаписи информации, когда приходится перезаряжать соответствующие паразитные емкости. Чем меньше размеры ячеек памяти и разрядных шин, тем меньше по величине эти паразитные емкости, и тем меньше выделение тепла. Скорость считывания данных и записи новой информации может быть как очень низкой, так и очень высокой – такой же, как и скорость переключения КМДП логических схем. При ПТН 32 нм максимальная скорость может достигать порядка 1 ГГц. Когда перезапись данных происходит редко, тогда выделение тепла мало. Доступ к данным в такой памяти – произвольный, адресный.

Записанная в триггеры информация сохраняется до тех пор, пока они подключены к источнику питания UП. Если питание (даже на короткое время) выключается, то записанная информация пропадает. Поэтому описанная статическая память не является энергонезависимой.

Другим недостатком такой памяти является то, что для адресной записи, хранения и считывания каждого бита информации требуется аж 6 МДП транзисторов. При проектно-технологической норме 32 нм одна ячейка памяти занимает на пластине кремния площадь приблизительно 2\cdot 10^5 \text{ нм}^2, поэтому плотность хранения информации составляет приблизительно 5 Мбит/мм2. Для нанотехнологии это – сравнительно низкий показатель.

Описанную быструю оперативную память широко применяют в составе микропроцессоров, микроконтроллеров, микроконверторов для реализации регистров и встроенной кэш-памяти, сверхбыстрых узлов оперативной памяти, – везде, где нужны произвольный доступ и высокая скорость считывания/записи данных при не очень большом их объеме.

В англоязычных источниках описанную оперативную КМДП память с произвольным доступом обычно называют "статической памятью" – "SRAM" (Static Random Access Memory) в отличие от "динамической памяти", которую мы рассмотрим в следующем пункте.

< Лекция 5 || Лекция 6: 123456 || Лекция 7 >
Ольга Клюева
Ольга Клюева

Некорректно сформулированные задания. Нужна помощь в выполнении

Несибели Спандияр
Несибели Спандияр
Казахстан, Алматы, КазНАУ
Юлия Яцуненко
Юлия Яцуненко
Россия, г. Махачкала