Московский государственный университет путей сообщения
Опубликован: 11.04.2006 | Доступ: свободный | Студентов: 1238 / 256 | Оценка: 4.39 / 4.00 | Длительность: 17:21:00
ISBN: 978-5-9556-0036-1
Специальности: Разработчик аппаратуры
Лекция 4:

Микроархитектура zSeries

< Лекция 3 || Лекция 4: 123 || Лекция 5 >

Самосинхронизирующийся интерфейс

Интерфейс STI используется в серверах zSeries для связи адаптеров MBA, относящихся к процессорному ядру, с аппаратурой ввода-вывода [2.20 - 2.22]. В серверах S390 (генерации G3 - G6) STI обеспечивает обмен на скорости 333 MB/s, а в серверах z900, z990 - соответственно 1GB/s и 2GB/s. Интерфейс функционирует в дуплексном режиме, обеспечивая суммарную пропускную способность до 4 GB/s. Такая пропускная способность позволяет задействовать данный интерфейс в качестве межмашинных связей ICB-2, ICB-3, ICB-4 при построении кластерных структур. Кроме того, STI используется для обеспечения соединений длинной до 10 м в объединительных конструктивах аппаратуры системы ввода-вывода серверов.

Применение STI в серверах z900

Рис. 2.26. Применение STI в серверах z900

Общая схема применения STI в серверах z900 приведена на рис. 2.26. Основное назначение STI 1GB/s - обеспечение связи MBA c подсистемой ввода-вывода (мультиплексорами/демультиплексорами М/D), а также для прямого подключения к другим серверам по стандарту кластерной шины ICB-3. Вторичные интерфейсы STI 333 MB/s применяются для подключения М/D к модулям ввода-вывода через объединительные конструктивы и могут быть использованы для объединения серверов в параллельный сисплекс по стандарту ICB-2, используемому в серверах S390 (G3-G6). В серверах серии z900 применяются четыре блока MBA, каждый из которых имеет 6 STI, что обеспечивает суммарную пропускную способность на стыке процессорное ядро - система ввода-вывода до 24 x 2 GB/s или 48 GB/s. Через вторичный STI может быть подключен модуль расширения, позволяющий создавать PCI-соединения для технологий FICON, ATM, Ethernet, Token Ring, а также подключать криптографические процессоры.

Логическая организация STI для z900 приведена на рис. 2.27. Интерфейс состоит из двух одинаковых частей для побайтного обмена в двух направлениях между MBA и M/D (рис. 2.27). Каждая из частей включает:

Логическая организация STI

Рис. 2.27. Логическая организация STI

1. На передающей стороне:

  • буфер данных источника для формирования передаваемых четырехбайтных слов с одним контрольным разрядом по четности на каждый байт;
  • мультиплексор данных, принимающий слова с интервалом в 4 нс и передающий их побайтно с контрольным разрядом и синхросигналом (500 Мгц) с интервалом 1 нс, что обеспечивает скорость обмена 1 GB/s;
  • дифференциальный усилитель для формирования сигналов в линиях интерфейсов.

2. На принимающей стороне:

  • дифференциальный приемник сигналов из линий интерфейса с учетом принятого синхросигнала;
  • демультиплексор, осуществляющий побайтный прием с контрольным разрядом и формирование 36-разрядных слов, передаваемых в буфер приемника;
  • буфер данных приемника.

Кабель STI ограничен по длине до 10 м и включает по 10 пар линий в каждом направлении, восемь из которых используются для параллельной передачи байта информации, а два - для контрольного бита по четности и синхросигнала 500 МГц. Для обмена информацией используется синхронный способ, причем передача информации осуществляется по каждому фронту синхросигнала, что обеспечивает скорость обмена 1GB/s в каждом направлении. При такой скорости время передачи одной посылки составляет 1 нс, что значительно меньше времени T распространения посылки в линиях интерфейса длиной до 10 м. Вследствие разного времени прихода сигналов одной посылки в разных линиях интерфейса из-за разброса их параметров на приемной стороне возникает "перекос" сигналов DТ. Классический способ исключения неправильного приема заключается в задержке выдачи сигнала синхронизации на передающей стороне так, чтобы к моменту его приема в приемнике сигналы во всех линиях интерфейса имели правильные значения с учетом наихудших условий перекоса. Однако такой способ не годится в тех случаях, когда время передачи одной посылки сопоставимо со временем перекоса.

В STI применен метод побитовой синхронизации, основанный на индивидуальной подстройке момента приема сигнала в каждой линии интерфейса. С этой целью в приемнике принятый сигнал в каждой линии подается на цепочку задержек (рис. 2.28). На выходах каждого из элементов линии задержки формируется принимаемый сигнал, находящийся в определенной фазе с синхросигналом. Для увеличения надежности прием сигнала осуществляется с выхода элемента задержки, для которого момент приема (на рис. 2.28 задний фронт принятого СИ) попадает на середину сигнала (выход элемента задержки n2). С этой целью в приемном тракте каждого бита используется следящая система, формирующая окно приема. Такое окно заключено между элементами n1, n3, на выходах которых начальный и конечный фронты переключения сигнала совпадают с фронтом СИ, определяющим момент приема. При этом номер элемента n2, на выходе которого моменты переключения сигнала равноудалены от момента приема по синхросигналу, может быть определен как среднее арифметическое номеров элементов n1, n3.

Побитовая синхронизация приема в STI

Рис. 2.28. Побитовая синхронизация приема в STI
Разрядная схема приема сигналов STI

Рис. 2.29. Разрядная схема приема сигналов STI

Структура схемы приема STI приведена на рис. 2.29. Схема входит в состав демультиплексора данных и рассчитана на прием сигналов одного разряда, передаваемых за один такт синхросигнала. Поскольку в каждом полупериоде синхросигнала передается отдельный информационный бит, на выходах схемы формируются два соседних бита информации.

Схема функционирует в двух режимах: настроечном и рабочем. В настроечном режиме на вход схемы подается контрольная посылка и осуществляется подстройка и фиксация предварительной задержки входного сигнала для размещения окна приема сигналов приблизительно в центр каскадной линии задержки, состоящей из 32 элементов. Кроме этого схемами выделения начального и конечного элементов окна определяются номера граничных элементов n1, n3 и заносятся в соответствующие регистры адресов начала и конца окна. Содержимое регистров подается на схему формирования адреса данных (номера n2), сохраняемого в регистре и используемого в схеме выборки данных для приема значения бита с выхода элемента n2.

В рабочем режиме осуществляется прием данных с учетом настроенных задержек и окна приема. Все элементы каскадной задержки разбиты на три пересекающиеся группы:

  • элементы 0 \div 15 предназначены для определения начала окна;
  • элементы 16 \div 31 предназначены для определения конца окна;
  • элементы 8 \div 23 применяются для выборки бит с использованием выделенного окна приема.

Схемы выделения начального и конечного элементов окна постоянно отслеживают совпадение фронтов принимаемого сигнала и синхросигнала. При их смещении изменяется содержимое регистров адресов начала и конца окна и, тем самым, схема подстраивается для правильного приема.

< Лекция 3 || Лекция 4: 123 || Лекция 5 >
Оксана Пагина
Оксана Пагина
Россия, Москва
Роман Михейкин
Роман Михейкин
Россия